Компьютеры SPARC-архитектуры
с плавающей точкой, устройства загрузки/записи, устройства
переходов и двухканальной множественно-ассоциативной памяти команд емкостью
8 Кбайт. Целочисленное устройство включает АЛУ и отдельный тракт данных для
операций загрузки/записи, которые представляют собой два из четырех
исполнительных устройств процессора. Устройство переходов обрабатывает
команды передачи управления, а устройство плавающей точки, реально состоит
из двух независимых конвейеров - сложения и умножения чисел с плавающей
точкой. Для увеличения пропускной способности процессора команды плавающей
точки, проходя через целочисленный конвейер, поступают в очередь, где они
ожидают запуска в одном из конвейеров плавающей точки. В каждом такте
выбираются две команды. В общем случае, до тех пор, пока эти две команды
требуют для своего выполнения различных исполнительных устройств при
отсутствии зависимостей по данным, они могут запускаться одновременно.
RT620 содержит два регистровых файла: 136 целочисленных регистров,
сконфигурированных в виде восьми регистровых окон, и 32 отдельных регистра
плавающей точки, расположенных в устройстве плавающей точки.
Кэш-память второго уровня в процессоре hyperSPARC строится на базе RT625
CMTU, который представляет собой комбинированный кристалл, включающий
контроллер кэш-памяти и устройство управления памятью, которое поддерживает
разделяемую внешнюю память и симметричную многопроцессорную обработку.
Контроллер кэш-памяти поддерживает кэш емкостью 256 Кбайт, состоящий из
четырех RT627 CDU. Кэш-память имеет прямое отображение и 4К тегов. Теги в
кэш-памяти содержат физические адреса, поэтому логические схемы для
соблюдения когерентности кэш-памяти в многопроцессорной системе, имеющиеся
в RT625, могут быстро определить попадания или промахи при просмотре со
стороны внешней шины без приостановки обращений к кэш-памяти со стороны
центрального процессора. Поддерживается как режим сквозной записи, так и
режим обратного копирования.
Устройство управления памятью содержит в своем составе полностью
ассоциативную кэш-память преобразования виртуальных адресов в физические
(TLB), состоящую из 64 строк, которая поддерживает 4096 контекстов. RT625
содержит буфер чтения емкостью 32 байта, используемый для загрузки, и буфер
записи емкостью 64 байта, используемый для разгрузки кэш-памяти второго
уровня. Размер строки кэш-памяти составляет 32 байта. Кроме того, в RT625
имеются логические схемы синхронизации, которые обеспечивают интерфейс
между внутренней шиной процессора и SPARC MBus при выполнении асинхронных
операций.
RT627 представляет собой статическую память 16К, специально разработанную
для удовлетворения требований hyperSPARC. Она организована как
четырехканальная статическая память в виде четырех массивов с логикой
побайтной записи и входными и выходными регистрами-защелками. RT627 для ЦП
является кэш-памятью с нулевым состоянием ожидания без потерь (т.е.
приостановок) на конвейеризацию для всех операций загрузки и записи,
которые попадают в кэш-память. RT627 был разработан специально для
процессора hyperSPARC, таким образом, для соединения с RT620 и RT625 не
нужны никакие дополнительные схемы.
Набор кристаллов позволяет использовать преимущества тесной связи
процессора с кэш-памятью. Конструкция RT620 допускает потерю одного такта в
случае промаха в кэш-памяти первого уровня. Для доступа к кэш-памяти
второго уровня в RT620 отведена специальная ступень конвейера. Если
происходит промах в кэш-памяти первого уровня, а в кэш-памяти второго
уровня имеет место попадание, то центральный процессор не останавливается.
Команды загрузки и записи одновременно генерируют два обращения: одно к кэш-
памяти команд первого уровня емкостью 8 Кбайт и другое к кэш-памяти второго
уровня. Если адрес команды найден в кэш-памяти первого уровня, то обращение
к кэш-памяти второго уровня отменяется и команда становится доступной на
стадии декодирования конвейера. Если же во внутренней кэш-памяти произошел
промах, а в кэш-памяти второго уровня обнаружено попадание, то команда
станет доступной с потерей одного такта, который встроен в конвейер. Такая
возможность позволяет конвейеру продолжать непрерывную работу до тех пор,
пока имеют место попадания в кэш-память либо первого, либо второго уровня,
которые составляют 90% и 98% соответственно для типовых прикладных задач
рабочей станции. С целью достижения архитектурного баланса и упрощения
обработки исключительных ситуаций целочисленный конвейер и конвейер
плавающей точки имеют по пять стадий выполнения операций. Такая конструкция
позволяет RT620 обеспечить максимальную пропускную способность, не
достижимую в противном случае.
MicroSPARC-II.
Эффективная с точки зрения стоимости конструкция не может полагаться
только на увеличение тактовой частоты. Экономические соображения заставляют
принимать решения, основой которых является массовая технология. Системы
MicroSPARC обеспечивают высокую производительность при умеренной тактовой
частоте путем оптимизации среднего количества команд, выполняемых за один
такт. Это ставит вопросы эффективного управления конвейером и иерархией
памяти. Среднее время обращения к памяти должно сокращаться, либо должно
возрастать среднее количество команд, выдаваемых для выполнения в каждом
такте, увеличивая производительность на основе компромиссов в конструкции
процессора.
MicroSPARC-II является одним из сравнительно недавно появившихся
процессоров семейства SPARC. Основное его назначение - однопроцессорные
низко-стоимостные системы. Он представляет собой высокоинтегрированную
микросхему, содержащую целочисленное, устройство управления памятью,
устройство плавающей точки, раздельную кэш-память команд и данных,
контроллер управления микросхемами динамической памяти и контроллер шины
SBus.
Основными свойствами целочисленного устройства microSPARC-II являются:
пятиступенчатый конвейер команд;
предварительная обработка команд переходов;
поддержка потокового режима работы кэш-памяти команд и данных;
регистровый файл емкостью 136 регистров (8 регистровых окон);
интерфейс с устройством плавающей точки;
предварительная выборка команд с очередью на четыре команды.
Целочисленное устройство использует пятиступенчатый конвейер команд с
одновременным запуском до двух команд. Устройство плавающей точки
обеспечивает выполнение операций в соответствии со стандартом IEEE 754.
Устройство управления памятью выполняет четыре основных функции. Во-первых,
оно обеспечивает формирование и преобразование виртуального адреса в
физический. Эта функция реализуется с помощью ассоциативного буфера TLB.
Кроме того, устройство управления памятью реализует механизмы защиты
памяти. И, наконец, оно выполняет арбитраж обращений к памяти со стороны
ввода/вывода, кэша данных, кэша команд и TLB.
Процессор microSPARC II имеет 64-битовую шину данных для связи с памятью и
поддерживает оперативную память емкостью до 256 Мбайт. В процессоре
интегрирован контроллер шины SBus, обеспечивающий эффективную с точки
зрения стоимости реализацию ввода/вывода.
| |  скачать работу |
Компьютеры SPARC-архитектуры |
