Подсистема памяти современных компьютеров
9 бит.
По линиям ROW передаются пакеты для подачи команды активации (вызывает
начало формирования внутреннего сигнала RAS), предзаряда (возврат его в
исходное состояние), регенерации, управления энергопотреблением и
термокалибровкой. По линиям COL могут передаваться пакеты команд чтения,
записи и дополнительных команд, а также масок записи (может предотвращаться
запись любых из 16 байт данных). По шине данных передаются пакеты данных
для записи и чтения от памяти.
Высокая производительность шины управления (строк и колонок) позволяет
отказаться от пакетных (в терминологии BEDO и SDRAM) передач и упростить
протокол шины. Память может одновременно обслуживать до четырех транзакций
на полной скорости передачи данных.
[pic]
Транзакции чтения приведены на рисунке, по виду они аналогичны
транзакциям SDRAM с тем лишь отличием, что вместо одного такта (SDRAM) за
то же время передается пакет. Пакет ROW для второй транзакции пропущен,
поскольку страницу оставили открытой. Транзакция чтения со стороны
контроллера представляет собой петлю: он посылает пакеты команд, которые за
некоторое время достигают целевой микросхемы и ею обрабатываются за время
TCAC. Далее микросхема отвечает пакетом данных, которому для достижения
контроллера также требуется некоторое время. Пакетам к и от дальних
микросхем требуется для путешествий больше времени, чем ближним, и эта
разница оказывается большей, чем длительность периода синхронизации. Для
того, чтобы контроллер получал ответ на транзакцию чтения от любой
микросхемы через одно и то же число тактов, у микросхем памяти
устанавливают разную задержку данных относительно пакетов команд чтения.
Группы соседних микросхем, у которых программируется одинаковая задержка,
называют доменами синхронизации. В канале может быть несколько доменов
синхронизации.
Транзакции записи являются однонаправленными, и для них таких проблем
синхронизации не возникает. В отличие от стандартных DRAM и SDRAM, где
данные для записи передаются одновременно с адресом колонки, в RDRAM данные
задерживают относительно командного пакета. Эта задержка соответствует
задержке между командами и данными при чтении (на стороне контроллера).
Задержка записи позволяет сократить вынужденные простои шины данных при
переключении с записи на чтение (в SDRAM они равны CAS Latency и длятся 2–3
такта по 10 нс). Контроллер может посылать данные для записи уже в такте,
следующим за последними данными предыдущей транзакции чтения. Однако если
за записью следует чтение, то на шине данных будет вынужденная пауза в 1–5
тактов (коротких, по 2,5 нс!), в зависимости от длины канала. За это время
последние данные записи дойдут от контроллера до самой дальней микросхемы
памяти.
В микросхемах DRDRAM применяется механизм отложенной, или
буферированной записи. Данные для записи сначала помещаются в буфер, из
которого они выгружаются в усилители считывания-записи несколько позже по
явной команде выгрузки (retire) или автоматически. Буфер записи хранит сами
данные, а также номер банка и адрес столбца (но не строки). Выгрузка буфера
производится по приему следующего командного пакета. Буферизация записи
позволяет контроллеру посылать команду записи раньше, что повышает
коэффициент использования шины. Автоматическую выгрузку вызывает любая
команда, за исключением команды чтения, обращенной к той же микросхеме. Эта
оптимизация чтения имеет некоторые побочные эффекты. Если за записью
следует чтение той же микросхемы, то выгрузка буфера будет ожидать
подходящего командного пакета. Выгрузка возможна только в активированный
банк, у которого открыта именно та строка, для которой предназначалась
запись. Приход новых данных записи в невыгруженный буфер приводит к потере
предыдущей записи. Если за командой записи сразу же следует чтение по тому
же адресу, то считаны будут старые данные (новые еще в буфере). Все это
должен учитывать контроллер памяти — в некоторых случаях ему придется
специально вводить пустые команды (перед предзарядом, при цепочке WR-RD-WR
к одной микросхеме), а чтение по адресу предыдущей записи он может
“спрямлять” и через собственный буфер. Предзаряд имеют три механизма
запуска: явный, автоматический и альтернативный.
Конвейерное выполнение операций DRDRAM обеспечивается многобанковой
организацией с отдельными усилителями считывания. Пакеты команд по линиям
ROW и COL могут идти сплошным потоком, при этом на шине может
присутствовать до четырех транзакций. При произвольных обращениях
увеличению производительности способствует большое количество банков,
практически недостижимое в памяти на SDRAM. Банковые зависимости обращений
приводят к необходимости “лишних” предзарядов. Чем больше независимых
банков, тем, в принципе, больше вероятность попадания соседних запросов в
разные банки. При последовательных обращениях чтения (RD) или записи (WR) к
ячейкам, расположенным в различных (несмежных) банках, эффективность
использования полосы шины данных (1600 Мбайт/с) достигает 100%. При цепочке
обращений RD-RD-WR-WR к несмежным банкам одной микросхемы эффективность
будет 76%, а при обращениях к разным микросхемам канала она достигнет 94%.
Регенерация осуществляется по команде, адресуемой к определенному банку
одной или всех микросхем. За период регенерации TREF (32 мс) должны быть
перебраны все строки всех банков. В режимах пониженного потребления
микросхемы осуществляют саморегенерацию.
Средства управления энергопотреблением отключают питание неиспользуемых
узлов. В самом экономичном состоянии — PDN (Power Down) — микросхемы
потребляют мощность в 110 раз меньшую, чем в состоянии STBY (Standby) —
состоянии полной готовности к восприятию пакетов. При этом время доступа к
данным по чтению в состоянии PDN в 250 раз больше, чем в STBY. Есть еще
энергосберегающее состояние NAP, выход из него происходит быстрее, чем из
PDN, но потребление больше.
Микросхемы DRDRAM требуют периодической (раз в 100 мс) подстройки
выходного тока и термокалибровки. Для этих целей имеются специальные
команды, во время которых микросхемы способны сообщать о своем перегреве.
Вспомогательная шина с КМОП-сигналами SCK, CMD и SIO служит для обмена
данными с управляющими регистрами и вывода микросхем из состояний
пониженного потребления (PDN и NAP). Информация по этой шине тоже
передается пакетами.
Управляющие регистры хранят информацию об адресе микросхемы, управляют
работой микросхемы в различных режимах, содержат счетчики регенерации для
банков и строк, параметры настройки временных циклов. В них же можно
прочитать информацию о конкретной микросхеме — организацию, версию
протокола и т.п. В составе управляющих есть и тестовые регистры.
Инициализация памяти включает определения наличия микросхем на шине,
назначение им идентификаторов и программирование их параметров. После
сброса микросхемы не имеют собственных адресов, они назначаются с помощью
специального алгоритма серией обменов по последовательной шине. После
завершения этого “переучета” включается нормальная синхронизация и дается
время для установления режима схем DLL. После двукратной активации и
предзаряда каждого банка каждой микросхемы память готова к определению
доменов синхронизации и назначению каждой микросхеме соответствующих
параметров задержек.
Контроллер памяти является обязательным “фирменным” компонентом ОЗУ на
DRDRAM. В его задачу входит обслуживание микросхем памяти, установленных в
канале, по запросам, поступающим со стороны интерфейса системной шины
компьютера. Часть контроллера, обращенная к каналу, инвариантна к
архитектуре компьютера. Именно она “знает” протокол DRDRAM и является
продуктом фирмы Rambus. Контроллер DRDRAM будет встраиваться в чипсеты для
процессоров P6 (например, i820) и других архитектурных линий.
Модули памяти: SIMM, DIMM, RIMM...
“Ветераны компьютерного движения” помнят, как приходилось поштучно
устанавливать микросхемы в IBM PC/XT или AT-286. Вскоре их догадались
собирать на модулях со штырьковыми выводами — SIPP, а потом перешли на
более удобные SIMM-30. Для совместимости с SIPP иногда SIMM-30 продавали
даже с комплектом штырьков: припаял — и вставляй в гнезда. Модули SIMM-30,
они же “короткие”, имели разрядность 1 байт и содержали 1 банк (реже — 2)
микросхем. Их комплектовали микросхемами FPM DRAM со временем доступа от
300 до 70 нс. Эти модули “дожили” до 486-х компьютеров, где их приходилось
ставить четверками.
“Длинные” модули SIMM-72 имеют 4-байтную организацию: для 486
достаточно одного, а для P5–P6 их уже приходится ставить парами.
Двусторонние модули имеют 2 банка микросхем, но и в этом случае разрядность
данных — 4 байта. Модули могут иметь дополнительные разряды для контроля
четности (Parity) или ECC-контроля, при этом их организация различается. У
модулей с паритетом каждый контрольный разряд по записи привязывается к
своему байту (здесь допускается побайтная запись). При ECC-контроле
побайтная запись не производится, и все контрольные биты могут быть
объединены. Но и здесь нет однозначности организации, и не каждый ECC-
модуль будет работать в конкретной ECC-системе. Правда, в
| |  скачать работу |
Подсистема памяти современных компьютеров |
